寄生电容有一个通用的定义:寄生电容是存在于由绝缘体隔开的两个导电结构之间的虚拟电容(通常不需要的),是PCB布局中的一种效应,其中传播的
在PCB中,寄生电容基本上能出现在任何地方,可以借鉴下方的布局,有标记出电容突出的区域,这里只是顶层产生的电容,但其它层都可能会存在电容。
下图显示了 PCB 布局中寄生电容怎么样产生的简单示例。在 PCB 布局中,我们有一个由绝缘体隔开的导体排列,形成一个具有等效电容的复杂结构。
下图结构可以建模为电容器的排列,但请注意该结构中的一些寄生电感和电阻。正是这种等效电容和电感决定了 PCB 布局中的阻抗。
寄生电容是导体的固有特性,是每单位电势变化的存储量,寄生电容计算公式为:
1)对于不随时间变化的恒定电信号,dv/dt = 0,也就是电位没有变化:
2)如果电路回路中有电容,dv/dt会收敛到一个固定值,电位会发生明显的变化,产生电流:
PCB布局永远都不可能完全消除寄生电容,但你能够大大减少PCB布局中的寄生电容或者采取一些措施来限制寄生电容对信号和电源完整性的影响。
电源层通常被认为是交流接地,与接地层完全相同,所以移除电源层与移除导体附近的接地层一样重要。
为了最大限度地减少寄生电容,使关键走线尽可能窄,以使 PCB 工艺能处理,与附近的走线保持良好的距离。
元件之间、电源层和接地层,输出和输入等的正确接线,对减少不需要的寄生电容非常重要。
例如:在4层板中,可以将电源层放在底层,并在电源层和接地层之间布线一些敏感走线,这可以有效的预防来自一层中的信号的 EMI 在另一层中的信号中引起噪声。
在设计期间,应仔细设计PCB上的走线宽度,考虑附近的导体,尤其是附近的覆铜,创建共面走线布置。
PCB Layout应该花时间计算覆铜与其走线之间的所需的最小间隙,以确保阻抗控制。
下图显示了具有 50 欧姆 CPW微带线和带状线HR 层压板的示例计算。
寄生电容在电源完整性方面既可取又不可取,能够最终靠将电路板中的 PDN 结构与涉及多个接地系统来进行比较。
在具有多个接地点(例如 PCB 电源接地层、系统接地区域和机箱接地)的系统中,寄生电容不受欢迎的一种常见情况。
在这些系统中,尤其是在大电流电源中,寄生电容有几率存在于 PCB 接地层和机箱接地之间,从而允许共模电流通过系统并产生强烈辐射。
当 PCB 接地层和机箱接地的电位略有不同时,设备机箱的寄生电容如何为共模电流创建路径。
下面的稳压器示例部分说明了强 dV/dt 节点的位置,以及为什么这种布局将有更大的耦合到其反馈回路而不是系统的任何附近部分。
这个节点对附近的接地区域有一些寄生电容,如果附近还有其它一些元件或电路,这些电路的寄生电容会导致这些电路中出现开关噪声。附近的接地有一些帮助,但真正防止噪声耦合的是从 SW_OUT 连接回稳压器芯片的电容,这个大电容为高 dV/dt 开关噪声返回开关级高端提供了一条低阻抗路径,从而有效地将开关级输出与 GND 去耦。
dV/dt 节点可能负责 PCB 布局周围的噪声耦合,有意放置的电容器可以有效的预防这样的一种情况发生。
另一个有助于减少 SW_OUT 和附近走线或电路之间寄生电容的策略是利用下一层的 GND 平面。
与 PCB 布局中与其它节点的耦合相比,使 GND 平面更靠近高 dV/dt 节点将通过创建更强的电场与 GND 耦合来降低互电容。
电容串扰是走线之间的两种耦合(另一种是电感)之一,其中一条走线上的信号会在另一条走线上产生噪声。在逐渐更高的频率下,这主要由互电容决定,这里提供两种选择来减少寄生电容:
方法 /
我们应该都清楚,MOSFET 的栅极和漏源之间都是介质层,因此栅源和栅漏之间必然存在一个
参数怎么样影响开关速度 /
,一个电感,一个电阻的串联,低频情况下表现不明显,而高频情况下,等效值会增大。在
的方法 如果磁芯是导体,首先: 用介电常数低的材料增加绕组导体与磁芯之间的距离
电感 /
? /
措施 /
一般多少 随着电子科技类产品制造技术的成熟和发展,随之而来的是布线技术的迅速发展。不同的
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和电感元件。 它们通常是由于电路布局、线路长度、器件之间的物理距离等因素引起的。
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